zhaodongyu 创建的主题

我测的是在32B处会有变化，但是看大家讨论，cache line是64字节?

@zhaodongyu 在 RISCV支持的编译链 中说：

0.7.1到1.0的映射

0.7.1到1.0的映射

@zhaodongyu

带宽=频率*位宽 测试结果与CPU主频，OS调度等有较大影响。

@zhaodongyu
感觉它这里针对的是GEMM KERNEL加速核的设计而言的，PPT标题已经给出来了。对经典的CPU流水线来讲，计算阶段和访问阶段已经流水化了，由不同的硬件(ALU/BIU）完成，本身是可以做到并行的。而用计算来掩盖访存延迟一般是HPC计算加速器的做法，因为这种KERNEL 加速器不像CPU有丰富的L1/L2/L3缓存可以用，CPU访存延迟低。计算加速器只能通过大量计算掩盖访存延迟。所以我感觉它这里讲的可能不是RISC-V的特性，而是GEMM阵列的特性。

@zhaodongyu
C语言不就是这样么？数组边界是要在程序里面自己写条件判断来保证的。

D1-H 超频 1.68GHz 测试，提升 67% CoreMark 跑分，ncnn 增速 24%：https://bbs.aw-ol.com/topic/1941/