Navigation

    全志在线开发者论坛

    • Register
    • Login
    • Search
    • Categories
    • Tags
    • 在线文档
    • 社区主页

    D1芯片DDR3原理图线序问题

    MR Series
    3
    3
    1955
    Loading More Posts
    • Oldest to Newest
    • Newest to Oldest
    • Most Votes
    Reply
    • Reply as topic
    Log in to reply
    This topic has been deleted. Only users with topic management privileges can see it.
    • baiwen
      100ask LV 6 last edited by

      参考 D1_SCHEMATIC_NEZA_V1_2.pdf在设计硬件时DDR3的线序问题。
      eef1388c-9fa0-44f6-b19b-ea7ed813fcbc-a726d0bb137956dc605c965adebcbef.png
      a4c1bf16-8b87-44bd-8bd2-e6c43a0473bf-8d1b8a60d32c1ad69dff68a2015d606.png

      Y 1 Reply Last reply Reply Quote Share 0
      • Y
        厂工小钱 LV 2 @baiwen last edited by

        @allwinnertech
        1.SOC SA线的乱序是因为D1芯片内部为了外部走线方便,SA线重新做了remap,可以支持到当前的连接线序。
        2.颗粒端的乱序是DDR本身的特性,DQ线在组内的顺序是可以改变的,一共分两组:第一组DQ0-DQ7+DQSN/P0+DQM0,第二组DQ8-DQ18+DQSN/P1+DQM
        3.对于颗粒UD1预留了 CKE1,CS1,ZQ1 是兼容部分双RANK的DDR颗粒。当D1开发板只接一个DDR颗粒同时这个颗粒是双片选的时候,就会使用这几个pin脚。

        L 1 Reply Last reply Reply Quote Share 0
        • L
          ljf101230 LV 2 @yin2021 last edited by

          @yin2021 在 D1芯片DDR3原理图线序问题 中说:

          双RANK的DDR颗粒

          现在的DDR3预留J1\J9\L9等引脚但实际并没有含义为NC,但对于原理图需要连接此引脚嘛?使用的是咱们T3MCU,有最新的DDR3原理图推荐或是您有相关的联系方式我直接跟您沟通,谢谢!

          1 Reply Last reply Reply Quote Share 0
          • 1 / 1
          • First post
            Last post

          Copyright © 2024 深圳全志在线有限公司 粤ICP备2021084185号 粤公网安备44030502007680号

          行为准则 | 用户协议 | 隐私权政策