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参考 D1_SCHEMATIC_NEZA_V1_2.pdf在设计硬件时DDR3的线序问题。
@allwinnertech 1.SOC SA线的乱序是因为D1芯片内部为了外部走线方便,SA线重新做了remap,可以支持到当前的连接线序。 2.颗粒端的乱序是DDR本身的特性,DQ线在组内的顺序是可以改变的,一共分两组:第一组DQ0-DQ7+DQSN/P0+DQM0,第二组DQ8-DQ18+DQSN/P1+DQM 3.对于颗粒UD1预留了 CKE1,CS1,ZQ1 是兼容部分双RANK的DDR颗粒。当D1开发板只接一个DDR颗粒同时这个颗粒是双片选的时候,就会使用这几个pin脚。
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